Какие бывают сумматоры в зависимости от способа реализации переносов

F(f0–f3) — результат операции. На выходе A=B появляется «1», если при выполнении операции вычитания результат операции будет равен «0», то есть A=B. Поскольку АЛУ параллельного типа, то имеются выходы генерации G и распространения переноса H. Pn и Рn+4 — входной и выходной переносы.

Для увеличения разрядности обрабатываемых слов МС АЛУ можно соединять последовательно, как и в параллельных сумматорах с последовательным переносом. При этом, конечно, увеличивается время выполнения операций.

Уменьшить это время и, следовательно, увеличить быстродействие АЛУ можно применением схемы ускоренного переноса 564ИП4, рисунок 26, б). Используя четыре МС АЛУ и одну МС ускоренного переноса можно получить 16-разрядное полностью параллельное АЛУ, время суммирования которого равно времени суммирования одной микросхемы.

4.2 Кодирующие и декодирующие устройства

Шифратор (кодер) — это функциональный узел, предназначенный для преобразования поступающих на его входы управляющих сигналов (команд) в n-разрядный двоичный код. В частности, такими сигналами или командами могут быть десятичные числа, например, номер команды, который с помощью шифратора преобразуется в двоичный код.

В качестве примера разработаем схему 3-разрядного шифратора. Вначале следует построить таблицу кодов (таблицу истинности), в которой код номера сигнала представим, например, двоичным кодом (Рисунок 27,а). Схема, реализованная на элементах ИЛИ, приведена на рисунке 27,б.

Рисунок 27 Таблица кодов 3-разрядного шифратора а), его функциональная схема б) и УГО в).

В общем случае, при использовании двоичного кода, можно закодировать 2 n входных сигналов. В рассмотренной выше схеме выходной код «000» будет присутствовать на выходе при подаче сигнала на вход X0 и в случае, если входной сигнал вообще не подаётся ни на один из входов. Для однозначной идентификации сигнала X0 в интегральных схемах формируется ещё один выходной сигнал — признак подачи входного сигнала, который используется и для других целей.

На рисунке 28 приведено УГО схемы 3-х разрядного приоритетного шифратора на 8 входов.

Рисунок 28 3-разрядный приоритетный шифратор К555ИВ1 а) и соединение двух МС б)

При подаче сигнала на любой из входов, устанавливается G=1, P=0, а на цифровых выходах — двоичный код номера входа, на который подан входной сигнал. Если сигнал подан одновременно на два или несколько входов, то на выходе установится код входа с большим номером. Отсюда название шифратора «приоритетный».

Если сигнал (лог.«0») подан на один из входов 0…7, то на выходах DD3 появятся младшие разряды прямого кода, на выходе G DD1 — лог. «0», определяющий разряд с весовым коэффициентом 8 выходного кода, на выходе P — лог. «1».

Полусумматор и сумматор

Если лог.«0» подан на один из входов 8…15, то сигнал лог. «1» с выхода P DD2 запретит работу DD1. При этом младшие разряды на выходах DD3 определяются уже микросхемой DD2, а на выходе 8 выходного кода будет лог. «1».

Таким образом, с выходов 1, 2, 4, 8 можно снять прямой код, соответствующий номеру входа, на который подан входной сигнал.

4.2.2 Дешифраторы (декодеры)

Дешифратор — функциональный узел, вырабатывающий сигнал «лог. 1» (дешифратор высокого уровня) или сигнал «лог. 0» (дешифратор низкого уровня) только на одном из своих 2 n выходах в зависимости от кода двоичного числа на n входах.

Рисунок 29 Дешифратор: а) – таблица истинности; б) – функциональная схема

Дешифраторы широко используются в устройствах управления, где они формируют управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо исполнительное устройство.

Интегральные микросхемы дешифраторов изготавливаются с дополнительными входами, например, с входом разрешения (стробирования). Стробирование позволяет исключить появление на входах дешифратора ложных сигналов, запрещая его работу в интервале времени переходного процесса при изменении цифрового кода на входе.

Микросхема ИД3 (рисунок 30) имеет четыре адресных входа с весовыми коэффициентами двоичного кода 1, 2, 4, 8, два инверсных входа стробирования S, объединённых по И, и 16 инверсных выходов 0–15. Если на обоих входах стробирования «лог. 0», то на том из выходов, номер которого соответствует десятичному эквиваленту входного кода, будет «лог. 0». Если хотя бы на одном из входов стробирования S «лог. 1», то независимо от состояния входов на всех выходах микросхемы формируется «лог. 1».

Наличие двух входов стробирования существенно расширяет возможности использования микросхем. Из двух микросхем ИД3, дополненных одним инвертором, можно собрать дешифратор на 32 выхода (рисунок 31), а из 17 микросхем — дешифратор на 256 выходов (рисунок 32).

Рисунок 32 Дешифратор на 256 выходов

4.3 Коммутаторы цифровых сигналов

Мультиплексор — функциональный узел, который имеет n адресных входов, N=2 n информационных входов, один выход и осуществляет управляемую коммутацию информации, поступающей по N входным линиям, на одну выходную линию. Коммутация определённой входной линии происходит в соответствии с двоичным адресным кодом an-1,…a2,a1,a0.

Если адресный код имеет n разрядов, то можно осуществить N=2 n комбинаций адресных сигналов, каждая из которых обеспечит подключение одной из N входных линий к выходной линии. Такой мультиплексор называют «из N в одну». При наличии избыточных комбинаций адресных сигналов можно спроектировать мультиплексор с любым числом входных линий N≤2 n .

В простейшем случае при двухразрядном адресном коде (n=2) максимальное число входных адресных линий равно N=2 n =4. Таблица истинности такого мультиплексора приведена на рисунке 33,а.

Рисунок 33 Мультиплексор 4:1 а) — Таблица истинности;

б) — Функциональная схема; в) — Условное графическое обозначение.

Характеристическое уравнение такого мультиплексора, записанное в соответствии с таблицей истинности, имеет вид:

Из полученного уравнения следует, что в состав функциональной схемы мультиплексора входят два инвертора, четыре схемы «И» и одна схема «ИЛИ» (Рисунок 33,б). Здесь адресными (управляющими) входами являются а1, а0, а информационными — Х0, Х1, Х2, Х3.

Условное графическое обозначение мультиплексора, в соответствии с ГОСТ 2.743-91, приведено на рисунке 33,в.

В настоящее время промышленность выпускает МС, в серии которых входят мультиплексоры с n=2, 3 и 4 адресными входами. При n=2 выпускаются сдвоенные четырёхканальные (2 n =4) мультиплексоры, число входных информационных сигналов которых равно 2 n +2 n =8.

УГО сдвоенного 4-канального мультиплексора со стробированием К555КП12 приведено на рисунке 34,а.

Рисунок 34 Сдвоенный 4-канальный мультиплексор К555КП12 а) и 8-канальный мультиплексор на его основе б).

Входы стробирования используются для построения мультиплексоров (коммутаторов) с k2 n -информационными входами, k=2, 3, 4…

Схема мультиплексора 8:1 на основе сдвоенного 4-канального мультиплексора со стробированием приведена на рисунке 34,б.

Если подавать на информационные входы Xi постоянные уровни, соответствующие лог. «0» или лог. «1», то на выходе мультиплексора можно получить любую желаемую функцию переменных управляющего кода. При этом число переменных в реализуемой выходной функции будет равно разрядности управляющего кода.

В общем случае на информационные входы можно подавать не постоянные логические уровни, тогда на выходе мультиплексора реализуется логическая функция с большим числом переменных.

Демультиплексор — это функциональный узел, осуществляющий управляемую коммутацию информацию, поступающую по одному входу, на N выходов. Таким образом, демультиплексор реализует операцию, противоположную той, которую выполняет мультиплексор.

Обобщённая схема демультиплексора приведена на рисунке 35. В общем случае число выходных линий N определяется количеством адресных входов n и равно N=2 n .

Для случая n=2 функционирование демультиплексора осуществляется в соответствии с таблицей истинности, приведённой на рисунке 36,а.

Рисунок 35 Обобщённая схема демультиплексора

Рисунок 36 Таблица истинности — а) и функциональная схема 4-канального демультиплексора — б)

Из таблицы истинности записываем характеристические уравнения демультиплексора:

Соответствующая этим уравнениям функциональная схема демультиплексора приведена на рисунке 36,б. Она имеет в своём составе два инвертора и четыре элемента «И».

Сравнивая таблицы истинности и функциональные схемы демультиплексора и дешифратора, легко увидеть схожесть их функций. Если функция X=1 постоянно, то демультиплексор выполняет функции дешифратора. Учитывая схожесть выполняемых функций, микросхемы дешифраторов и демультиплексоров имеют одинаковое условное обозначение — ИЕ, называются «Дешифратор-демультиплексор» и могут выполнять функции и дешифратора и демультиплексора.

В качестве примера рассмотрим микросхему К155ИД4, УГО которой приведено на рисунке 37,а. Это сдвоенный 4-канальный дешифратор-демультиплексор. Каждая секция имеет один информационный вход (D и Ē), один вход разрешения , четыре выхода и два общих адресных входа (a1, a0). Возможные способы включения и режимы работы показаны на рисунке 36,б.

Рисунок 37 Микросхема К155ИД4 а) и возможные режимы её работы б).

Наличие у МС прямого и инверсного информационных входов позволяет простым их объединением получить третий адресный разряд а2, а двух инверсных входов разрешения — общий вход разрешения дешифратора 3:8 или информационный вход демультиплексора 1:8.

Рассмотренную выше микросхему дешифратора К155ИД3 можно использовать в качестве демультиплексора с форматом 1:16. При этом входы разрешения дешифрации используются в качестве основного информационного входа X, а адресные входы и выходы используются по прямому назначению.

4.4 Устройства сравнения кодов. Цифровые компараторы

Устройства сравнения кодов предназначены для выработки выходного сигнала в случае, когда поступающие на их входы коды двух чисел оказываются одинаковыми.

Числа A и B считаются равными, если разрядные коэффициенты чисел A и B оказываются одинаковыми, то есть, если ai=bi=1 или ai=bi=0. Эти равенства можно привести к одному: . Поскольку это равенство выполняется для каждого разряда, то выходной сигнал Y можно представить в виде логической функции:

где n — число разрядов.

Рисунок 38 Устройства сравнения кодов: а) — структурная схема; б) — минимизированный вариант схемы сравнения в одном разряде; в) — одноразрядный компаратор; г) — УГО 4-разрядного компаратора.

Структурная схема устройства сравнения кодов, составленная на основании приведённого выше уравнения приведена на рисунке 38,а. Выходной сигнал Y=1 будет иметь место только при условии, если будут единичными результаты сравнения во всех разрядах сравниваемых чисел.

Недостатком рассмотренной схемы является большое число входов, так как для работы устройства требуются не только прямые, но и инверсные коды чисел A и В.

На основе законов алгебры логики разработаны устройства сравнения, работающие только с прямыми кодами.

Схема одноразрядного элемента сравнения, построенная на основании этого уравнения, приведена на рисунке 38,б. Функциональная схема, построенная на этих элементах, будет иметь вдвое меньшее число входов.

Цифровые компараторы являются универсальными элементами сравнения, которые помимо констатации равенства двух чисел, могут установить какое из них больше.

Простейшая задача состоит в сравнении двух одноразрядных чисел. Схема одноразрядного компаратора приведена на рисунке 38,в. При рассмотрении принципа работы схемы следует иметь в виду, что если ai < bi, то ai = 0, а bi = 1 и наоборот.

Для сравнения многоразрядных чисел используется следующий алгоритм. Сначала сравниваются значения старших разрядов. Если они различны, то эти разряды и определяют результат сравнения. Если они равны, то необходимо сравнивать следующие за ними младшие разряды, и т. д.

Цифровые компараторы выпускают в виде отдельных микросхем. Например, К561ИП2 позволяет сравнивать два 4-разрядных числа с определением знака неравенства. УГО этой МС приведено на рисунке 38,г.

Устройство обладает свойством наращиваемости разрядности сравниваемых чисел. Для сравнения, например, 8-разрядных чисел можно применить две четырёхразрядные микросхемы. Для этой цели в МС К561ИП2 предусмотрены три дополнительных входа: A > B, A = B и A > B, к которым подводятся соответствующие выходы микросхемы, выполняющей сравнение младших разрядов. Если используется только одна микросхема, то на вход A = B надо подать лог. «1», а на входы A < B и A >B — дог. «0».

4.5 Преобразователи кодов. Индикаторы

Операция изменения кода числа называется его преобразованием. Интегральные микросхемы, выполняющие эти операции, называются преобразователями кодов. Интегральные микросхемы преобразователей кодов выпускаются только для наиболее распространённых операций таких как преобразователи двоичного кода в десятичный, двоично-десятичный, шестнадцатеричный, код Грея или обратных, указанным выше, преобразований.

По своей структуре преобразователи кодов являются дешифраторами, только они преобразуют двоичный код в сигналы не только на одном, но и на нескольких выходах.

В качестве примера рассмотрим преобразователь двоичного кода в код управления 7-сегментным цифровым индикатором. На рисунке 39,а приведена схема подключения индикатора. Индикатор представляет собой полупроводниковый прибор, в котором имеется восемь сегментов, выполненных из светодиодов. Включением и выключением отдельных сегментов можно получить светящееся изображение отдельных цифр или знаков.

Конфигурация и расположение сегментов индикатора показаны на рисунке 39,а. Каждой цифре соответствует свой набор включения определённых сегментов индикатора. Соответствующая таблица отображения цифр и десятичной разделительной точки приведена на рисунке 39,б.

Рисунок 39 Преобразователь двоичного кода в код 7 – сегментного индикатора:

а) — Схема подключения индикатора; б) — Таблица состояний.

По внутренней схеме включения индикаторы подразделяются на индикаторы с общим катодом и с общим анодом. Схемы обоих видов индикаторов приведены на рисунке 40,а и 40,б соответственно.

Существует широкая гамма различных модификаций семисегментных индикаторов. Они отличаются друг от друга размерами, цветом свечения, яркостью, расположением выводов.

Рисунок 40 Схемы индикаторов: а) — с общим катодом; б) — с общим анодом.

Для управления индикатором с общим катодом используется, например, дешифратор К514ИД1, а с общим катодом — К514ИД2. Используются микросхемы дешифраторов и других серий, например, 176ИД2, 176ИД3, 564ИД4, 564ИД5, К133ПП1 и др.

Шкальные индикаторы (светящиеся столбики) представляют собой линейку светодиодов с одним общим анодом или катодом. Они являются аналогами щитовых измерительных приборов и служат для отображения непрерывно изменяющейся информации.

Светящиеся шкалы могут быть установлены на приборном щитке автомобиля или самолёта для индикации уровня горючего в баке, скорости движения и других параметров. Удобна конструкция в виде расположенных рядом столбиков для индикации величин с целью их сравнения.

Преобразователи двоичного кода в код управления шкальным индикатором обеспечивают перемещение светящегося пятна, определяемое двоичным кодом на адресном входе.

Матричные индикаторы представляют собой наборы светодиодов, расположенных по строкам и столбцам. Наиболее распространённые матричные индикаторы имеют 5 столбцов и 7 строк (формат 5×7). Количество светодиодов таких индикаторов равно 35. Для управления матричными индикаторами выпускаются микросхемы, в которых положение светодиода задаётся номерами строки и столбца, причём не все комбинации используются. Такие преобразователи кодов называются неполными. К ним относятся, например, микросхемы К155ИД8 и К155ИД9.

  • Альтернативная медицина
  • Астрономия и Космос
  • Биология
  • Биофизика
  • Ботаника
  • Ветеринария
  • Военная история
  • Геология и география
  • Государство и право
  • Деловая литература
  • Домашние животные
  • Домоводство
  • Здоровье
  • Зоология
  • История
  • Компьютеры и Интернет
  • Кулинария
  • Культурология
  • Литературоведение
  • Математика
  • Медицина
  • Металлургия
  • Научная литература — прочее
  • Обществознание
  • Педагогика
  • Политика
  • Психология
  • Радиоэлектроника
  • Религиоведение
  • Сад и огород
  • Самосовершенствование
  • Сделай сам
  • Спорт
  • Строительство и сопромат
  • Технические науки
  • Транспорт и авиация
  • Учебники
  • Физика
  • Физическая химия
  • Философия
  • Химия
  • Хиромантия
  • Хобби и ремесла
  • Шпаргалки
  • Эзотерика
  • Экология
  • Юриспруденция
  • Языкознание

Сумматоры

Сумматоры Сумматором называется комбинационное логическое устройство, предназначенное для выполнения арифметического сложения чисел, представленных двоичными кодами. Сумматор является одним из основных узлов арифметико-логического устройства (АЛУ) центрального процессора (ЦП) ЭВМ. Существующие сумматоры можно классифицировать по следующим двум признакам: • способу реализации схемы суммирования; • способу обработки многоразрядных чисел. По способу реализации схемы суммирования различают две разновидности сумматоров – комбинационные и накопительные. В комбинационных сумматорах результат суммирования присутствует только в течение времени подачи входных сигналов. В накопительных сумматорах имеются элементы памяти, обеспечивающие длительное хранение результатов суммирования. В зависимости от способа обработки многоразрядных чисел сумматоры могут реализовывать два способа сложения: последовательный, когда код числа представляется в виде последовательности импульсов, передаваемых по одному каналу; и параллельный, когда для передачи каждого разряда кода числа используется отдельная шина. Многоразрядные сумматоры строятся на базе полусумматоров, представляющих собой устройства с двумя входами и двумя выходами. Входы А и В представляют одноразрядные слагаемые, S – результат суммирования, Р – перенос «1» в соседний старший разряд. Условное графическое обозначение полусумматора показано на рисунке 63. A HS B S P Рисунок 63 – Условное обозначение полусумматора Функциональная схема полусумматора представлена на рисунке 64. А • S Р • • • Р Р Рисунок 65 – Функциональная схема полного одноразрядного сумматора Условное графическое обозначение полного одноразрядного сумматора показано на рисунок 66. x1 x2 y1 SM S P Рисунок 66 – Условное графическое обозначение сумматора В последовательном сумматоре сложение двух многоразрядных чисел начинается с младшего разряда и последовательно выполняется поразрядно за столько тактов, сколько разрядов содержится в числе. Этот тип сумматоров обычно строится на основе одноразрядных сумматоров. В состав последовательного сумматора входят еще три регистра сдвига (по одному для каждого из слагаемых и результата), а также схема синхронизации. В параллельном сумматоре сложение выполняется в одноразрядных сумматорах, количество которых определяется разрядностью кода слагаемого с учетом знакового разряда. Умножители Традиционно операции арифметического умножения и деления в ЭВМ выполнялись с помощью последовательностей функций, описанных ранее. Однако в последнее время все чаще используются специализированные интегральные схемы (ИС), выполняющие эти функции аппаратным способом. Применение подобных устройств позволило значительно увеличить быстродействие вычислительных систем. Логика построения аппаратных умножителей связана с традиционным алгоритмом выполнения операции умножения, базирующемся на суммировании частных произведений разрядов сомножителей. Умножение 2разрядных двоичных кодов а1а0 и b1b0 выполняется следующим образом: а1 а0 b1 b0 b1а1 b0а0 b1а0 М1 М0 × М3 + b1а1 М2 Например: 11 ×1 1 + 11 11 1001 Структурная схема матричного умножителя показана на рисунке 67. Частные произведения разрядов сомножителей формируются логическими элементами «2И», а затем суммируются с помощью сумматоров. b1 b0 • a1b0 a SM b p • S P a1b1 a S b p a1 a0 SM P M3 M2 M1 M0 Рисунок 67 – Структурная схема матричного умножителя

Разместил пособие

snoramundua1988

Эксперт по предмету «Микропроцессорная техника»

Комбинационные микросхемы. Часть 2

Аннотация: В лекции рассказывается о комбинационных микросхемах: сумматорах, преобразователях кодов, одновибраторах и генераторах, об их алгоритмах работы, параметрах, типовых схемах включения, а также о реализации на их основе некоторых часто встречающихся функций.

Микросхемы сумматоров (английское Adder ), как следует из их названия, предназначены для суммирования двух входных двоичных кодов, то есть выходной код будет равен арифметической сумме двух входных кодов. Например, если один входной код — 7 (0111), а второй — 5 (0101), то суммарный код на выходе будет 12 (1100). Сумма двух двоичных чисел с числом разрядов N может иметь число разрядов (N + 1). Например, при суммировании чисел 13 (1101) и 6 (0110) получается число 19 (10011). Поэтому количество выходов сумматора на единицу больше количества разрядов входных кодов. Этот дополнительный (старший) разряд называется выходом переноса.

На схемах сумматоры обозначаются буквами SM . В отечественных сериях код, обозначающий микросхему сумматора , — ИМ.

Сумматоры бывают одноразрядные (для суммирования двух одноразрядных чисел), 2-х разрядные (суммируют 2-х разрядные числа) и 4-х разрядные (суммируют 4-х разрядные числа). Чаще всего применяют именно 4-разрядные сумматоры . На рис. 6.1 показаны для примера 2-разрядный и 4-разрядный сумматоры . Микросхема ИМ6 отличается от ИМ3 только повышенным быстродействием и номерами используемых выводов микросхемы, функция же выполняется та же самая.

Рис. 6.1. Примеры микросхем сумматоров

Помимо выходных разрядов суммы и выхода переноса, сумматоры имеют вход расширения (другое название — вход переноса) С для объединения нескольких сумматоров с целью увеличения разрядности. Если на этот вход приходит единица , то выходная сумма увеличивается на единицу, если же приходит нуль, то выходная сумма не увеличивается. Если используется одна микросхема сумматора , то на ее вход расширения С необходимо подать нуль.

Для примера в табл. 6.1 приведена полная таблица истинности 2-разрядного сумматора ИМ2. Как видно из таблицы, выходной 3-разрядный код (Р, S1, S0) равен сумме входных 2-разрядных кодов (А1, А0) и (В1, В0), а также сигнала С. Нулевые разряды — младшие, первые разряды — старшие. Полная таблица истинности 4-разрядного сумматора будет чрезмерно большой, поэтому она не приводится. Но суть работы остается точно такой же, как и в случае 2-разрядного сумматора .

Сумматоры могут использоваться также для суммирования чисел в отрицательной логике (когда логической единице соответствует электрический нуль, и наоборот, логическому нулю соответствует электрическая единица ). Но в этом случае входной сигнал переноса С также становится инверсным, поэтому при использовании одной микросхемы сумматора на вход С надо подать электрическую единицу (высокий уровень напряжения). Инверсным становится и выходной сигнал переноса Р, низкий уровень напряжения на нем (электрический нуль) соответствует наличию переноса. То есть получается, что сумматор абсолютно одинаково работает как с положительной, так и с отрицательной логикой.

Таблица 6.1. Таблица истинности микросхемы 2-разрядного сумматора ИМ2Входы Выходы C=0 C=1 A1 A0 B1 B0 P S1 S0 P S1 S0
0000000001
0001001010
0010010011
0011011100
0100001010
0101010011
0110011100
0111100101
1000010011
1001011100
1010100101
1011101110
1100011100
1101100101
1110101110
1111110111

Рассмотрим пример. Пусть нам надо сложить два числа 5 и 7 в отрицательной логике. Числу 5 в положительной логике соответствует двоичный код 0101, а в отрицательной — код 1010. Числу 7 в положительной логике соответствует двоичный код 0111, а в отрицательной — код 1000. При подаче на вход сумматора кодов 1010 (десятичное число 10 в положительной логике) и 1000 (десятичное число 8 в положительной логике) получаем сумму 10 + 8 = 18, то есть код 10010 в положительной логике. С учетом входного сигнала переноса С=1 (отсутствие входного переноса в отрицательной логике) выходной код сумматора получится на единицу больше: 18 + 1 = 19, то есть 10011. При отрицательной логике это будет соответствовать числу 01100, то есть 12 при отсутствии выходного переноса. В результате получили 5+7=12.

Сумматор может вычислять не только сумму, но и разность входных кодов, то есть работать вычитателем. Для этого вычитаемое число надо просто поразрядно проинвертировать, а на вход переноса С подать единичный сигнал (рис. 6.2).

Рис. 6.2. 4-х разрядный вычитатель на сумматоре ИМ6 и инверторах ЛН1

Например, пусть нам надо вычислить разность между числом 11 (1011) и числом 5 (0101). Инвертируем поразрядно число 5 и получаем 1010, то есть десятичное 10. Сумматор при суммировании 11 и 10 даст 21, то есть двоичное число 10101. Если сигнал С равен 1, то результат будет 10110. Отбрасываем старший разряд (выходной сигнал Р) и получаем разность 0110, то есть 6.

Еще пример. Пусть надо вычислить разность между числом 12 (1100) и числом 9 (1001). Инвертируем поразрядно 9, получаем 0110, то есть десятичное 6. Находим сумму 12 и 6, получаем 18, а с учетом С = 1 получаем 19, то есть двоичное 10011. В четырех младших разрядах имеем 0011, то есть десятичное 3.

Каскадировать сумматоры для увеличения разрядности очень просто. Надо сигнал с выхода переноса сумматора , обрабатывающего младшие разряды, подать на вход переноса сумматора , обрабатывающего старшие разряды (рис. 6.3). При объединении трех 4-разрядных сумматоров получается 12-разрядный сумматор , имеющий дополнительный 13-й разряд ( выход переноса Р).

Рис. 6.3. Каскадирование сумматоров ИМ6 для увеличения разрядности

Неопределенные состояния на выходах сумматора могут возникать при любом изменении любого из входных кодов (рис. 6.4). Выходной код суммы может принимать в течение короткого времени значения, никак не связанные с входными кодами, а на выходе переноса могут появляться короткие паразитные импульсы. Это связано прежде всего с неодновременным изменением разрядов входных кодов. Чтобы избежать влияния этих неопределенных состояний на дальнейшую схему, необходимо предусматривать синхронизацию или стробирование выходных сигналов. Но для этого надо располагать информацией о моментах изменения входных кодов, которая имеется далеко не всегда.

Рис. 6.4. Неопределенные состояния на выходах сумматора при изменении входных кодов

Задержки сумматора ИМ6 от входов до выходов суммы примерно вдвое превышает задержку логического элемента, а от входов до выхода переноса — примерно в полтора раза. Задержки сумматора ИМ3 больше задержек ИМ6 почти вдвое. Поэтому в схемах, где важно быстродействие , лучше использовать ИМ6. Особенно это существенно при каскадировании для увеличения разрядности, так как там задержки отдельных микросхем суммируются. Точные величины задержек надо смотреть в справочниках.

Сумматоры

Комбинационные устройства, которые рассматривались выше, выполняют логические функции. Для описания их работы используется аппарат алгебры логики. Входные и выходные сигналы высокого и низкого уровня представляются соответственно как лог.1 и лог.О.

Дискретная техника представлена и другим классом устройств, назначение которых состоит в выполнении арифметических действий с двоичными числами.

Особенность арифметических устройств состоит в том, что сигналам приписываются не логические, а арифметические значения 1 и 0 и действия над ними подчиняются законам двоичной арифметики. Для описания их работы также удобно пользоваться таблицами истинности.

Важнейшая из арифметических операций — сложение (суммирование). Помимо прямого назначения она используется и при других операциях: вычитание — это сложение, в котором вычитаемое вводится дополнительном коде, а умножение и деление — это последовательное сложение и вычитание.

Сумматором (англ. Adder) называется комбинационное устройство, предназначенное для арифметического сложения двух двоичных чисел.

Сумматор является основным узлом арифметико-логического устройства любого процессора.

Классификация. По количеству одновременно обрабатываемых разрядов сумматоры подразделяются на одноразрядные и многоразрядные.

По числу входов и выходов одноразрядные сумматоры делятся:

  • • на четвертьсумматоры;
  • • полусумматоры;
  • • полные одноразрядные двоичные сумматоры.

По способу представления и обработки данных многоразрядные сумматоры подразделяются:

  • • на параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется свое оборудование;
  • • последовательные, в которых обработка данных ведется поочередно, разряд за разрядом на одном и том же оборудовании.

По способу организации межразрядных переносов параллельные сумматоры подразделяются на сумматоры:

  • • с последовательным переносом;
  • • с параллельным переносом;
  • • с групповой структурой;
  • • со специальной организацией цепей переноса.

По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить два основных вида сумматоров:

  • • комбинационный, выполняющий микрооперацию S = А + В, в котором результат выдается по мере его образования (это комбинационная схема в общепринятом смысле слова);
  • • накапливающий, выполняющий микрооперацию S = S + А, в котором результат сложения запоминается.

В зависимости от системы счисления различают двоичные и двоично-десятичные сумматоры.

Одноразрядные двоичные сумматоры. Простейшим сумматором является четвертьсумматор, имеющий два входа А и В, на которые подаются одноразрядные числа, и один выход S (Sum), на котором реализуется арифметическая сумма в данном разряде. Четвертьсумматор представляет собой ЛЭ «Исключающее ИЛИ».

Логическое уравнение четвертьсумматора имеет вид

где 5 — сумма; а и Ь — одноразрядные двоичные числа; Ф — символ операции сложение по модулю два или логической операции «Исключающее ИЛИ».

Сложение двух одноразрядных двоичных чисел производится следующим образом:

Логическая схема, условное обозначение и таблица истинности чет- вертьсумматора приведены на рис. 11.21.

Четвертьсумматор

Рис. 7 7.27. Четвертьсумматор:

а — логическая схема; б — условное обозначение; в — таблица истинности

Схема полусумматора имеет два входа А и В, на которые подаются одноразрядные числа, и двух выходов: на одном S реализуется арифметическая сумма в данном разряде, а на другом С (Carry) — перенос в следующий (старший) разряд.

Для обозначения полусумматора служат буквы HS (half sum — полусумма). Его условное графическое обозначение, таблица истинности и схема полусумматора приведены на рис. 11.22.

Логические уравнения полусумматора для суммы и для сигнала переноса имеют вид

Одноразрядный полный сумматор имеет три входа А, В и Cl (Carry Input) для подачи цифр разрядов слагаемых аг, bt и переноса cf и два выхода S и СО (Carry Output), на которых соответственно формируются сумма Sj и перенос pi+1, предназначенный для передачи в следующий разряд.

Сложение трех одноразрядных двоичных чисел производится следующим образом:

Условное обозначение и таблица истинности полного сумматора приведены на рис. 11.23.

Полусумматор

Рис. 11.22. Полусумматор:

a — логическая схема; б — условное обозначение; в — таблица истинности

Условное обозначение (а) и таблица истинности (б) полного сумматора

Рис. 11.23. Условное обозначение (а) и таблица истинности (б) полного сумматора

Исходя из таблицы истинности, принцип работы сумматора описывается следующими логическими выражениями:

По полученным логическим уравнениям составляем схему одноразрядного полного сумматора, приведенную на рис. 11.24.

Одноразрядные сумматоры используются для построения многоразрядных.

Четырехразрядный двоичный сумматор. На рис. 11.25, а приведена схема четырехразрядного параллельного полного двоичного сумматора с последовательным переносом.

Логическая схема одноразрядного полного сумматора

Рис. 11.24. Логическая схема одноразрядного полного сумматора

Сумматор состоит из четырех параллельно включенных одноразрядных сумматоров DD1. DD4, у которых вход переноса CI последующего сумматора соединен с выходом переноса СО предыдущего.

Цифры разрядов слагаемых а3. а0 и Ь3. Ь0 поступают на соответствующие одноразрядные сумматоры. Каждый из сумматоров формирует на своих выходах сумму s и перенос с, передаваемый на вход сумматора следующего, более старшего разряда.

Существенным недостатком сумматоров с последовательным переносом является трудность достижения высокого быстродействия, связанной с тем, что процесс распространения переноса носит последовательный характер. Для повышения быстродействия параллельного сумматора используется специальный блок ускоренного переноса. При этом формирование переносов производится одновременно для всех разрядов. Сумматоры с блоками ускоренного переноса относятся к разряду сумматоров с групповой структурой, которые используют ускоренные переносы на различных уровнях сумматора, т.е. в группах и между ними.

Сумматоры выпускаются в виде ИМС нескольких серий. Например, параллельный четырехразрядный полный двоичный сумматор К561ИМ1, условное обозначение которого приведено на рис. 11.25, б.

На основе двоичных сумматоров строятся десятичные сумматоры, предназначенью для суммирования двоично-десятичных чисел.

Четырехразрядный полный двоичный сумматор

Рис. 11.25. Четырехразрядный полный двоичный сумматор:

а — схема; б — условное обозначение

Сумматор может вычислять не только сумму, но и разность двух двоичных чисел. Для этого вычитаемое необходимо представить в виде отрицательного двоичного числа в дополнительном коде.

Сумматоры являются неотъемлемой частью арифметико-логических устройств, которые являются ядром любого микропроцессора.

Полный одноразрядный сумматор.

Связь между двоичной арифметикой и алгеброй логики позволяет реализовать логические схемы основных элементов процессора и памяти компьютера.

Сумматор — это устройство, предназначенное для сложения двоичных чисел.

Рассмотрим сначала более простое устройство – полусумматор.

Построим таблицу истинности для устройства реализующего арифметическую операцию сложения. Операция «+» бинарная, поэтому полусумматор должен иметь два входа (A и B). В результате сложения двух одноразрядных двоичных чисел может получиться двухразрядное число (с переносом в следующий разряд). Значит, устройство должно иметь два выхода (P — перенос в следующий разряд, S — результат, остающийся в текущем разряде).

ABPS
0000
0101
1001
1110

По данной таблице истинности построим СДНФ (см. алгоритм построения СДНФ):

  1. Для переноса в старший разряд: P = A ∧ B
  2. Для текущего разряда: S = ¬ A ∧ B ∨ A ∧ ¬ B

Преобразуем логическую формулу для S:
(¬ A • B) + (A • ¬ B) = (¬ A • A) + ( ¬ A • B) + (A • ¬ B) + (¬ B • B) =
= ¬ A • (A + B) + ¬ B • (A + B) = (A + B) • ¬ (A • B)

С учетом формулы для переноса имеем:
S = (A + B) • ¬ (A • B) = (A + B) • ¬ P

Таким образом, полусумматор можно построить, используя четыре простейших логических элемента: два конъюнктора, дизъюнктор и инвертор (см. рис.1, слева показано условное обозначение полусумматора):

Схема полусумматора

Итак, получено устройство, реализующее суммирование одноразрядных двоичных чисел без учета переноса из младшего разряда.

Для реализации полного одноразрядного сумматора необходимо учесть перенос из младшего разряда (P0). Поэтому сумматор должен иметь три входа. Построим таблицу истинности для устройства с учетом третьего входа:

ABP0PS
00000
00101
01001
01110
10001
10110
11010
11111

Построим СДНФ для выхода P (перенос в старший разряд):
P =(¬ A ∧ B ∧ P0) ∨ (A ∧ ¬ B ∧ P0) ∨ (A ∧ B ∧ ¬ P0) ∨ (A ∧ B ∧ P0)
Преобразуем:
1) (A ∧ B ∧ ¬ P0) ∨ (A ∧ B ∧ P0) = (A ∧ B) ∧ (¬ P0 ∨ P0) = A ∧ B
Имеем, P = (¬ A ∧ B ∧ P0) ∨ (A ∧ ¬ B ∧ P0) ∨ (A ∧ B)
2) (¬ A ∧ B ∧ P0) ∨ (A ∧ B) = B ∧(¬ A ∧ P0 ∨ A) = B ∧ (¬ A ∨ A ) ∧ (P0 ∨ A) =
= B ∧ (P0 ∨ A) = (B ∧ P0) ∨ (A ∧ B)
Имеем, P = (A ∧ ¬ B ∧ P0) ∨ (B ∧ P0) ∨ (A ∧ B)
3) (A ∧ B) ∨ (A ∧ ¬ B ∧ P0) = A ∧ (B ∨ ¬ B ∧ P0) = A ∧ (B ∨ ¬ B)(B ∨ P0) =
= A ∧ (B ∨ P0) = (A ∧ B) ∨ (A ∧ P0)
Таким образом, для переноса в старший разряд получили:
P = A ∧ B ∨ A ∧ P0 ∨ B ∧ P0

Проанализируем таблицу истинности для выхода S. Значение S отлично от нуля в том случае, если единица поступает ровно на один вход (при этом на двух других входах фиксируется ноль), или на все три входа сразу, т. е.:
S = ¬ (A ∧ B ∨ A ∧ P0 ∨ B ∧ P0) ∧ (A ∨ B ∨ P0) ∨ (A ∧ B ∧ P0)

С учетом формулы для переноса в старший разряд, имеем:
S = ¬ P ∧ (A ∨ B ∨ P0) ∨ (A ∧ B ∧ P0)

Таким образом, одноразрядный двоичный сумматор можно реализовать с помощью следующей схемы (см. рис. 2, слева показано условное обозначение сумматора), которая соответствует полученным логическим формулам (1) и (2).

Схема сумматора

Заметим, что логические функции P и S можно выразить с помощью других формул. В таком случае для одноразрядного двоичного сумматора потребуется другая логическая схема.

Двоичные сумматоры

Полусумматор

Логическая схема полусумматора Полусумматор в действии

Полусумматор складывает две одиночные двоичные цифры A и B. Он имеет два выхода: сумма (S) и перенос (С). Сигнал переноса представляет собой переполнение в следующую цифру многозначного сложения. Значение суммы равно 2C + S. Простейшая схема полусумматора, изображенная справа, включает элемент XOR для S и элемент AND для C. Булева логика для суммы (в данном случае S) будет A′B + AB ′, тогда как для переноса (C) будет AB. С добавлением логического элемента ИЛИ для объединения их выходов переноса два полусумматора могут быть объединены в полный сумматор. Полусумматор складывает два входных бита и генерирует перенос и сумму, которые являются двумя выходами полусумматора. Входные переменные полусумматора называются старшим и суммирующим битами. Выходные переменные — это сумма и перенос. таблица истинности для полусумматора:

ВходыВыходы
ABCS
0000
1001
0101
1110

половина схема сумматора, использующая только вентили NAND

Полусумматор, использующий только вентили NAND.

Полный сумматор

Логическая диаграмма для полного сумматора. Полный сумматор в действии. Полный сумматор дает количество единиц на входе в двоичном представлении. Схематический символ для 1-битного полного сумматора с C in и C out, нарисованный по сторонам блока чтобы подчеркнуть их использование в многобитовом сумматоре

A полный сумматор добавляет двоичные числа и учитывает как входящие, так и исходящие значения. Однобитовый полный сумматор складывает три однобитовых числа, часто записываемых как A, B и C в ; A и B — операнды, а C в — это бит, перенесенный из предыдущего менее значимого этапа. Полный сумматор обычно является компонентом каскада сумматоров, которые складывают 8, 16, 32 и т. Д. Двоичные числа. Схема выдает двухбитный выходной сигнал. Выходной перенос и сумма обычно представлены сигналами C out и S, где сумма равна 2C out + S.

Полный сумматор может быть реализован во многих различных такими способами, как заказная схема уровня транзистора или состоящая из других вентилей. Один пример реализации: S = A ⊕ B ⊕ C в и C out = (A ⋅ B) + (C в ⋅ (A ⊕ B)).

В этой реализации последний элемент ИЛИ перед выходом переноса может быть заменен логическим элементом исключающее ИЛИ без изменения результирующей логики. Использование только двух типов вентилей удобно, если схема реализуется с использованием простых микросхем интегральной схемы, которые содержат только один тип вентилей на микросхему.

ИЛИ Полный сумматор

Полный сумматор можно также построить из двух полусумматоров, подключив A и B ко входу одного полусумматора, а затем взяв его суммарный выход S в качестве одного из входов в второй полусумматор и C в в качестве другого его входа, и, наконец, выходы переноса от двух полусумматоров подключаются к логическому элементу ИЛИ. Выходная сумма второго полусумматора является конечным выходом суммы (S) полного сумматора, а выход логического элемента ИЛИ является окончательным выходом переноса (C out). Критический путь полного сумматора проходит через оба логических элемента XOR и заканчивается на суммирующем бите s. Предположим, что для завершения логического элемента XOR требуется 1 задержка, задержка, обусловленная критическим путем полного сумматора, равна

T FA = 2 ⋅ T XOR = 2 D. > = 2 cdot T _ > = 2D.>

Критический путь переноса проходит через один вентиль XOR в сумматоре и через 2 логических элемента (AND и ИЛИ) в блоке переноса и, следовательно, если логическим элементам И или ИЛИ требуется 1 задержка для завершения, имеет задержку

T c = T XOR + T AND + T OR = D + D + D = 3 D. > = T _ > + T _ > + T _ > = D + D + D = 3D.>

ВходыВыходы
ABCinCвыходS
00000
00101
01001
01110
10001
10110
11010
11111

Сумматоры, поддерживающие несколько битов

Сумматор с переносом пульсации

4- битовый сумматор с показанной логической блок-схемой Десятичный четырехзначный сумматор с переносом пульсации. FA = полный сумматор, HA = полусумматор.

Можно создать логическую схему, используя несколько полных сумматоров для сложения N-битных чисел. Каждый полный сумматор вводит C in, который является C out предыдущего сумматора. Этот вид сумматора называется сумматором с пульсационным переносом (RCA), поскольку каждый бит переноса «пульсирует» до следующего полного сумматора. Обратите внимание, что первый (и только первый) полный сумматор может быть заменен полусумматором (при условии, что C в = 0).

Компоновка сумматора с волновым переносом проста, что позволяет сократить время разработки; однако сумматор с переносом пульсаций работает относительно медленно, поскольку каждый полный сумматор должен ждать, пока бит переноса будет вычислен из предыдущего полного сумматора. Задержку затвора можно легко вычислить, проверив полную схему сумматора. Каждый полный сумматор требует трех уровней логики. В 32-битном сумматоре с переносом пульсации имеется 32 полных сумматора, поэтому задержка критического пути (наихудший случай) равна 3 (от входа до переноса в первом сумматоре) + 31 × 2 (для распространения переноса в последних сумматорах) = 65 задержки выхода на посадку. Общее уравнение для задержки в наихудшем случае для n-битного сумматора пульсации переноса с учетом как суммы, так и битов переноса:

T CRA (n) = T HA + (n — 1) ⋅ T c + Т s знак равно Т FA + (n — 1) ⋅ T c знак равно 3 D + (n — 1) ⋅ 2 D = (2 n + 1) ⋅ D. > (n) = T _ > + (n-1) cdot T _ > + T _ > = T_ > + (n-1) cdot T_ = 3D + (n-1) cdot 2D = (2n + 1) cdot D.>

Конструкция с чередующимися полярностями переноса и оптимизированные элементы И-ИЛИ-Инвертировать могут быть примерно в два раза быстрее.

4-битный сумматор с упреждающим переносом

Сумматор с упреждающим переносом

Чтобы сократить время вычислений, инженеры разработал более быстрые способы сложения двух двоичных чисел с помощью сумматоров с упреждающим переносом (CLA). Они работают, создавая два сигнала (P и G) для каждой битовой позиции в зависимости от того, распространяется ли перенос из менее значимой битовой позиции (по крайней мере, один вход равен 1), генерируемых в этой битовой позиции (оба входа равны 1) или убит в этой битовой позиции (оба входа равны 0). В большинстве случаев P — это просто выход суммы полусумматора, а G — выход переноса того же сумматора. После генерации P и G создаются переносы для каждой битовой позиции. Некоторые усовершенствованные архитектуры с упреждающим переносом — это манчестерская цепочка переноса, сумматор Брента – Кунга (BKA) и сумматор Когге – Стоуна (KSA).

Некоторые другие архитектуры многобитового сумматора разбивают сумматор на блоки. Можно изменять длину этих блоков на основе задержки распространения схем для оптимизации времени вычислений. Эти блочные сумматоры включают сумматор пропуска (или обхода переноса), который будет определять значения P и G для каждого блока, а не каждого бита, и сумматор выбора переноса, который предварительно генерирует сумму и значения переноса для любого возможного ввода переноса (0 или 1) в блок, используя мультиплексоры для выбора соответствующего результата, когда известен бит переноса.

64-битный сумматор

Комбинируя несколько сумматоров с опережением переноса, можно создавать сумматоры еще большего размера. Это можно использовать на нескольких уровнях для создания еще более крупных сумматоров. Например, следующий сумматор представляет собой 64-битный сумматор, который использует четыре 16-битных CLA с двумя уровнями LCU.

Другие конструкции сумматоров включают в себя сумматор с выбором переноса, сумматор условной суммы, сумматор с пропуском переноса и сумматор с полным переносом.

Сумматоры с сохранением переноса

Если схема сложения должна вычислять сумму трех или более чисел, может быть выгодно не распространять результат переноса. Вместо этого используются трехвходовые сумматоры, дающие два результата: сумму и перенос. Сумма и перенос могут подаваться на два входа последующего сумматора с 3 числами, не дожидаясь распространения сигнала переноса. Однако после всех этапов сложения для объединения итоговой суммы и результатов переноса необходимо использовать обычный сумматор (например, волновой перенос или опережающий просмотр).

Компрессоры 3: 2

Полный сумматор можно рассматривать как компрессор 3: 2 с потерями: он суммирует три однобитовых входа и возвращает результат в виде одного двухбитового числа; то есть он отображает 8 входных значений на 4 выходных значения. Таким образом, например, двоичный вход 101 приводит к выходу 1 + 0 + 1 = 10 (десятичное число 2). Выполнение представляет собой один бит результата, а сумма представляет собой нулевой бит. Точно так же полусумматор можно использовать как компрессор 2: 2 с потерями, сжимая четыре возможных входа в три возможных выхода.

Такие компрессоры можно использовать для ускорения суммирования трех или более слагаемых. Если слагаемых ровно три, макет известен как сумматор с сохранением переноса. Если слагаемых четыре или более, необходимо более одного уровня компрессоров, и существуют различные возможные конструкции для схемы: наиболее распространенными являются Dadda и деревья Уоллеса. Этот вид схемы чаще всего используется в умножителях , поэтому эти схемы также известны как умножители Дадды и Уоллеса.

См. Также

  • Вычитатель
  • Электронный смеситель — для добавления аналоговых сигналов
  • Лю, Цо-Кай; Хохулин, Кейт Р.; Шиау, Лих-Эр; Мурога, Сабуро (январь 1974 г.). «Оптимальные однобитовые полные сумматоры с разными типами вентилей». Транзакции IEEE на компьютерах. Bell Laboratories: IEEE. C-23 (1): 63–70. DOI : 10.1109 / T-C.1974.223778. ISSN0018-9340. S2CID7746693.
  • Лай, Хунг Чи; Мурога, Сабуро (сентябрь 1979 г.). «Минимальные двоичные параллельные сумматоры с вентилями NOR (NAND)». Транзакции IEEE на компьютерах. IEEE. С-28 (9): 648–659. DOI : 10.1109 / TC.1979.1675433. S2CID23026844.
  • Мид, Карвер; Конвей, Линн (1980) [декабрь 1979]. Введение в системы СБИС (1-е изд.). Ридинг, Массачусетс, США: Аддисон-Уэсли. Bibcode : 1980aw. книга. M. ISBN 978-0-20104358-7. Проверено 12 мая 2018.
  • Давио, Марк; Дешам, Жан-Пьер; Тэйз, Андре (1983). Цифровые системы с алгоритмической реализацией (1-е изд.). Исследовательская лаборатория Philips, Брюссель, Бельгия: John Wiley Sons, публикация Wiley-Interscience. ISBN 978-0-471-10413-1. LCCN82-2710.

Назначение и классификация сумматоров.

Сумматоры являются одним из основных узлов арифметико-логического устройства. Термин сумматор охватывает широкий спектр устройств, начиная с простейших логических схем, до сложнейших цифровых узлов. Общим для всех этих устройств является арифметическое сложение чисел, представленных в двоичной форме. Рассмотрим более подробно некоторые конкретные схемотехнические решения, предназначенные для реализации поставленной задачи.

Классификация сумматоров может быть выполнена по различным признакам. Рассмотрим наиболее часто встречающиеся из них.

По числу выводов различают: полусумматоры, одноразрядные сумматоры, многоразрядные сумматоры.

Полусумматором называется устройство, предназначенное для сложения двух одноразрядных кодов, имеющее два входа и два выхода и формирующее из сигналов входных слагаемых сигналы суммы и переноса в старший разряд.

Однозарядным сумматором называется устройство, предназначенное для сложения двух одноразрядных кодов, имеющее три входа и два выхода, и формирующее из сигналов входных слагаемых и сигнала переноса из младших разрядов сигналы суммы и переноса в старший разряд.

Многоразрядным сумматором называется устройство, предназначенное для сложения двух многоразрядных кодов, формирующее на выходе код суммы и сигнал переноса в случае, если результат сложения не может быть представлен кодом, разрядность которого совпадает с разрядностью кодов слагаемых.

В свою очередь, многоразрядные сумматоры подразделяются на последовательные и параллельные. В последовательных сумматорах операция сложения выполняется последовательно разряд за разрядом, начиная с младшего. В параллельных все разряды входных кодов суммируются одновременно.

Различают комбинационные сумматоры–устройства, не имеющие собственной памяти, и накапливающие сумматоры, снабженные собственной внутренней памятью, в которой аккумулируются результаты выполненной операции. При этом каждое очередное слагаемое прибавляется к уже имевшемуся в устройстве значению.

По способу тактирования различают синхронные и асинхронные сумматоры. В синхронных сумматорах время выполнении операции арифметического суммирования двух кодов не зависит от вида самих кодов и всегда остается постоянным. В асинхроннных сумматорах время выполнения операции зависит от вида слагаемых. Поэтому по завершении выполнения суммирования необходимо вырабатывать специальный сигнал завершения операции.

В зависимости от используемой системы счисления различают двоичные, двоично-десятичные и другие типы сумматоров.

Дата добавления: 2016-05-26 ; просмотров: 11392 ;

Оцените статью
TutShema
Добавить комментарий